完整的加法器HDL Verilog代码
本页verilog源代码里涵盖HDL代码完整的加法器用verilog。
象征
真值表
| 输入一个 | Input-b | Input-cin | Output-SUM | Output-Cout |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
完整的加法器Verilog代码
模块fulladder (a, b, c,s,cout)
输入a, b,c;
输出s, cout;
赋值s= a ^ b^c;
赋值cout= a & b & c;
终端模块
仿真结果
射频和无线教程
无线局域网802.11交流802.11广告wimax无线个域网z - waveGSMLTEUMTS蓝牙超宽频物联网卫星天线雷达